Původní název:
Advanced VLSI Design and Testability Issues
Obsah knihy:
Tato kniha usnadňuje zájemcům o VLSI nejen hluboké znalosti, ale také široké aspekty této technologie tím, že vysvětluje její aplikace v různých oblastech, včetně zpracování obrazu a biomedicíny. Hluboké pochopení základních pojmů vám dává sílu rozvíjet nové aplikační aspekty, o což je v této knize velmi dobře postaráno použitím jednoduchého jazyka při vysvětlování pojmů.
Ve světě VLSI nelze ignorovat význam jazyků pro popis hardwaru, protože bez nich není možné navrhovat tak husté a složité obvody. K návrhu jsou zde použity jazyky Verilog i VHDL. Nejzajímavější částí knihy jsou současné potřeby vysoce výkonných integrovaných obvodů (IC) včetně zařízení s nízkou spotřebou energie a nově vznikajících materiálů, které mohou hrát velmi důležitou roli při dosahování nových funkcí.
Testování obvodů VLSI se v této éře nanometrových technologií stává zásadnějším než samotný návrh obvodů.
Velmi dobře je vysvětlena úloha algoritmů simulace poruch a jejich implementace pomocí Verilogu je klíčovým aspektem této knihy. Kniha je přehledně rozdělena do 20 kapitol.
Kapitola 1 klade důraz na využití FPGA v různých aplikacích pro zpracování obrazu a biomedicínu. V kapitolách 2-5 pak popisy osvětlují základní znalosti digitálního návrhu z pohledu HDL. Zvýšení výkonu pomocí alternativního materiálu nebo geometrie pro návrhy FET na bázi křemíku je zaměřeno v kapitolách 6 a 7.
Kapitoly 8 a 9 popisují studium bimolekulárních interakcí s biosenzorickými FET. Kapitoly 10-13 se zabývají pokročilými strukturami FET, které jsou k dispozici v různých tvarech, materiálech, jako jsou nanodrát, HFET, a jejich porovnáním z hlediska výpočtu výkonnostních ukazatelů zařízení. Kapitoly 14-18 popisují různé techniky návrhu VLSI specifické pro dané aplikace a výzvy pro návrhy analogových a digitálních obvodů.
Kapitola 19 vysvětluje problematiku testovatelnosti VLSI s popisem simulace a jejího rozdělení na logickou a poruchovou simulaci pro generování testovacích vzorů pomocí Verilog HDL. Kapitola 20 se zabývá zabezpečeným návrhem VLSI s hardwarovou obfuskací pomocí skrytí struktury a funkce integrovaného obvodu, což značně ztěžuje jeho zpětné inženýrství.
